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Von Neumann, CPU, ciclo fetch-decode-execute y jerarquía de memoria — explicados de forma visual
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Conceptos clave, preguntas frecuentes y errores comunes
| Aspecto | CISC (ej: x86) | RISC (ej: ARM) |
|---|---|---|
| Nº de instrucciones | Centenares (complejas) | Decenas (simples) |
| Ciclos por instrucción | Variable (1–100+) | Generalmente 1 |
| Longitud instrucción | Variable | Fija (32 bits) |
| Registros | Pocos registros generales | Muchos registros (16–32+) |
| Consumo energético | Mayor | Menor — ideal para móviles |
| Ejemplos actuales | Intel/AMD (PC, servidor) | ARM Cortex, Apple M-series |
El SO carga el ejecutable en RAM, el PC apunta a la primera instrucción y comienza el ciclo FDE. La caché L1/L2 guarda las instrucciones más recientes del motor V8 de JavaScript para no ir a RAM en cada ciclo.
El Apple M4 o Snapdragon usa arquitectura RISC (ARM). Múltiples núcleos ejecutan ciclos FDE en paralelo. La jerarquía de caché tiene 3 niveles para equilibrar rendimiento y consumo de batería.
Una GPU tiene miles de núcleos simples (shaders) que ejecutan el mismo ciclo FDE sobre datos diferentes a la vez. Es la arquitectura SIMD: misma instrucción, múltiples datos — perfecta para píxeles o IA.
Un servidor AWS tiene decenas de núcleos, cientos de GB de RAM y jerarquías de caché profundas. La arquitectura Von Neumann es la misma — el cuello de botella de Von Neumann persiste incluso en los supercomputadores.
En la arquitectura Von Neumann, datos e instrucciones comparten el mismo bus. Esto crea un cuello de botella: la CPU no puede buscar la siguiente instrucción mientras transfiere datos. La arquitectura Harvard (usada en microcontroladores y cachés modernas) separa ambos buses para eliminar este límite.
💡 Dato: Los procesadores modernos usan una arquitectura Harvard modificada internamente, aunque externamente se comporten como Von Neumann.
Depende de la instrucción y la arquitectura. En RISC idealmente 1 ciclo por fase (3 ciclos totales con pipeline). En CISC puede variar de 1 a cientos de ciclos para instrucciones complejas (división, operaciones de cadena).
💡 Pipeline: Los procesadores modernos superponen las fases — mientras ejecutan la instrucción 1, ya están decodificando la 2 y buscando la 3.
Si el dato no está en L1, el procesador busca en L2, L3 y finalmente RAM. Cada nivel añade latencia: un miss en L1 que va a RAM puede costar 200+ ciclos de espera. El compilador y el programador pueden optimizar el código para mejorar la "localidad de caché".
💡 Recorrer un array en orden (fila a fila) es mucho más eficiente que en orden aleatorio por el principio de localidad espacial.
La caché SRAM (usada en L1/L2) es muy cara de fabricar (ocupa más silicio que la DRAM de la RAM). Además, una caché más grande tiene mayor latencia de acceso — se pierde parte de la ventaja. El diseño busca el equilibrio óptimo para cada nivel.
Un core es una unidad completa de ejecución: tiene su propia ALU, UC, registros y caché L1/L2. Un procesador moderno integra varios cores en el mismo chip (die). Un i9 de Intel puede tener 24 cores — 24 ciclos FDE simultáneos.
Entiende los 4 bloques (CPU, memoria, E/S, buses) y sus relaciones. Es la base de todo lo demás.
Ejecuta un programa simple paso a paso en papel, actualizando PC, IR, MAR y MDR en cada fase. Es la mejor forma de interiorizar cómo trabaja la CPU.
Relaciona latencia con nivel. Memoriza los órdenes de magnitud: ps (registros), ns (caché/RAM), μs (SSD), ms (HDD). Muchos problemas de rendimiento son problemas de caché.
x86 (Intel/AMD) es CISC. ARM (móviles, Apple Silicon) es RISC. RISC-V es la alternativa open-source emergente. Entender sus diferencias explica por qué tu móvil aguanta más batería que tu portátil.
El SO gestiona qué programa usa la CPU (scheduler). El compilador convierte tu código en instrucciones de máquina que ejecuta el ciclo FDE. Las tres capas juntas forman el sistema completo.
El 90% de los accesos se resuelven en L1 (~1 ns). Optimizar para caché tiene más impacto que cambiar el algoritmo en muchos casos.
Un pipeline de 5 etapas puede ejecutar 5 instrucciones en paralelo (en diferentes fases). Los procesadores modernos tienen pipelines de 15–20 etapas.
Seguir el valor del PC a través del ciclo FDE es la forma más clara de entender la ejecución de cualquier programa.
Todos los computadores actuales — desde microcontroladores de 8 bits hasta supercomputadores — siguen el modelo de Von Neumann de 1945.